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PLB Verification IP – PureSpec

CoreConnect Buses (PLB 4/PLB6/DCR)

PureSpec™-PLBは、PLBデザインのコンプライアンスと互換性を検証するための包括的な検証IPソリューションです。サードパーティの検証プランニングツールにシームレスに統合可能です。PureSpec 製品には、すべてのプロトコル・レイヤおよびデバイス・タイプのシミュレーション・モデルが含まれており、トラフィック生成や、適合性を検定する一連のテストが可能です。PureSpec検証IPでは、トポロジ内のすべてのコンポーネントに対応した構成可能なバス機能モデル、プロトコルモニタ、アサーションライブラリを含んでいます。PureSpec-PLBは、高品質、高性能、および検証生産性を向上できるように設計されています。

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Key Features:
  • Complete protocol validation & planning solution
  • Most extensive coverage of the PLB specification
  • Built on PureSpec proven architecture
  • Data generation and compliance suite
  • Supports verification tools, languages, & methodologies

Coverage

Coverage of the Processor Local Bus (PLB) Specification (4.0, 6.0)

PLB は、SoCデザインのためのIBM® のCoreConnect™ バスアーキテクチャから構成されています。このアーキテクチャには、オンチップ・ペリフェラルバス(OPB)、バスブリッジ、およびデバイスコントロールレジスタ(DCR)が含まれます。パフォーマンスが低い周辺機器はOPBに接続され、PLB上のトラフィックが減るので、結果として、システム全体としてのパフォーマンスが向上します。DCRは様々なPLB、OPBデバイスを持つ制御レジスタにアクセスするために使用されます。PLBは、プロセッサコアと高性能もしくは低レイテンシデータスループットを必要とするシステム周辺機器との標準インタフェースとなる高性能バスです。PLB4は、完全同期で、最大8個のマスターをサポートし、32ビット、64ビット、128ビットのアーキテクチャで利用可能です。また、256ビットに拡張できます。 PLB6は完全同期で、最大16個のマスターをサポートします。128ビットアーキテクチャで利用可能で、キャッシュ・コヒレンシをサポートします。

PureSpe は PLB 6.0 仕様において、最も広く使われている検証IPです。次の特長を含みます。

  • PLB-4 および PLB-6 デバイスの全タイミング、バス機能モデル
    • 個別アドレスバス、リードデータバス、ライトデータバス
    • スプリットバス転送、順不同のデータ応答
    • リード、ライトデータ転送の重複を行うための個別のリード/ライトデータ転送対応
    • バースト、ラインデータ、バイトイネーブル転送をサポート
    • 全てのマスタと128ビット、64ビット、32ビットデバイスとしてPLBに接続するスレーブ機能。スレーブは8ビット、16ビットバス接続も対応可能
    • 全ての高速PLB機能
  • 全ての有効なトポロジーに対応する構成可能なモデルと連携したアサーションライブラリ
  • 制御可能なプロトコル・チェッカと相互運用性を確認するためのモニタ機能
  • あらかじめ定義されたトラフィック・ライブラリ
  • 強力なエラー挿入/検出機能
  • 累積的な機能カバレッジ・レポート
  • トランザクションログ

Architecture

PureSpec は、複雑なインターフェイス・プロトコルへのコンプライアンスと互換性を検証するための包括的な検証IPソリューションです。

  • 検証作業を軽減する構成可能なテストプラン
  • ビルトインされたカバレッジ および シーケンス・ライブラリ
  • サードパーティの検証プランニングツールにシームレスに統合可能
  • コンプライアンス・テスト・スイート
Additional features:
  • 数千のランタイム・チェックを行う完全なアサーションライブラリ
  • コンフィギュレーション可能なバス機能モデルとプロトコル・モニタ
  • 制約付きランダムトラフィック生成
  • 定義済みのシーケンス・ライブラリ
  • 検証カバレッジを向上させるビルトイン・ライブラリ
  • 相互運用性テストのモニタ
  • 強力なエラー挿入機能
  • 累積的な機能カバレッジ・レポート
PureSpec Diagram

Compliance Suite

Constrained Random Data Generation and Compliance Suite

PureSpec-PLB には、定義済みの疑似ランダム・バス・トラフィックをすべてのレイヤで駆動するための高性能データ生成エンジンが用意されています。挿入されたエラーおよびエラー状態にはフラグが付けられ、PLB 仕様に従って修復されます。高度に統合されたPureSpec-PLB のモデル動作およびデータ生成エンジンでは、コンテキストに応じた高度なデータ生成手法がテスト・プランの実行に適用されます。これにより、テスト・プランの定義から実装への直接変換が可能になるため、検証タスクが大幅に高速化され、検証全体の生産性が向上します。累積的なカバレッジ・データベース機能では、テスト・プラン全体でのDUTの十分な実行が保証されます。PureSpec-PLB は、ピン・レベルで対話できるだけでなく、メモリ・イメージの直接ロードおよび保存、メモリ・ワードのリード/ライト、トランザクション・レベルでのコールバックの始動を行う手続き型インタフェースも持っています。

Language/Methodologies/Tools

Languages:
  • Verilog
  • SystemVerilog
  • VHDL
  • Cc
  • C++
  • SystemC
  • 'e'
  • OpenVERA
Directly integrated into all advanced verification methodologies
  • OVM
  • VMM
  • eRM
Verification tool:
  • Verilog HDL - VCS, Incisive Enterprise Simulator, ModelSim
  • VHDL - ModelSim, Incisive Enterprise Simulator
  • Specman Elite
  • SystemC - OSCI, Incisive Enterprise Simulator
  • Synopsys® VERA
  • CoWare® N2C, ConvergenSC

Customers

"We work to insure our customers have access to best-in-class products in our ecosystem, such as Denali's PureSpec, a high-quality comprehensive verification IP solution. IBM's collaboration with Denali gives designers the ability to quickly implement customized Power Architecture based applications in world-leading semiconductor technologies."
Jim Cuffney
Executive Project Manager
PowerPC Cores Development
IBM Microelectronics

"As the demand increases for interoperable and platform independent Power Architecture solutions, Denali has continually provided invaluable expertise in the toolkit development for the latest PLB specifications. IBM's collaboration with Denali gives designers the ability to quickly implement customized Power Architecture based applications in world-leading semiconductor technologies."
Michael Paczan
Chairman, Technical Committee
Power.org