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SATA Verification IP – PureSpec

PureSpec™-SATA は、SATAデザインのコンプライアンスと互換性を検証するための包括的な検証IPソリューションです。PureSpec検証IPでは、トポロジ内のすべてのコンポーネントに対応した構成可能なバス機能モデル、プロトコルモニタ、アサーションライブラリを含んでいます。PureSpec-SATA は、高品質、高性能、および検証生産性を向上できるように設計されています。

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Key Features:
  • Complete protocol validation solution
  • Most extensive coverage of the SATA specifications
  • Built on PureSpec proven architecture
  • Data generation and compliance suite
  • Supports verification tools, languages, & methodologies

Specification Coverage

Coverage of the SATA Specification

PureSpec-SATA は SATA仕様において、最も広く使われている検証IPです。次の特長を含みます。

  • シリアルATAの全タイミングのバス機能モデリング
    • シリアルATA Gen.3 (6Gb/s) のフルサポート(Gen1、Gen2とのスピード変更時のネゴシエーションを含む)
    • 1.0aおよびSATA II 拡張機能のフルサポート
  • 複数のテストベンチ、言語インタフェース
    • Verilog, VHDL, C/C++, System C, e, OpenVera
  • すべてのSATAコンポーネントのモデリング
    • ホスト、レガシーのマスタのみ、レガシーのマスタおよびスレーブ
    • デバイス、ポートセレクタ、ポート・マルチプライヤ
  • 制御可能なプロトコル・チェッカおよびモニタ
  • すべてのプロトコル・レイヤのサポート
    • 物理、リンク、トランスポート、コマンド、エンクロージャ
  • 選択可能なピン・インタフェース
    • シリアル、10ビット、PHY
  • 実装仕様に基づいたコンフィギュレーション機能
  • コンフィギュレーション・レジスタへの直接アクセス
  • クロック・リカバリなどの機能レイヤの詳細なカバレッジ
  • ユーザがカスタマイズ可能なパケット生成
  • あらかじめ定義されたトラフィック・ライブラリ
  • 強力なエラー挿入機能
  • 累積的な機能カバレッジ・レポート
  • 統合の容易性、効率的なデバッグ機能

Fabric Topography

PureSpec-SATAでは、ホストや1つまたは複数のSATAデバイスなど、トポロジ内のすべてのSATAコンポーネントを完全にモデリングできます。仕様に準拠した一般的なモデルもエミュレートできます。共通のSATAデバイス・コンフィギュレーションのライブラリは、デナリからオンラインで入手できます。

LayerModel Highlights
PHY Layer Performs the serialization/deserialization of data; also interprets out-of-band signaling used for power up and hot plug detection. Drives the pins at a serial or 10bit interface.
Link Layer Performs the packet framing, 8b/10b encoding/ decoding, generation and checking of CRC; also handles and checks flow control and data buffering; direct testbench interface into link layer to control and initiate link layer packet traffic.
Transport Layer Interfaces to the ATA register file, interpreting commands and giving link layer blocked tasks; direct testbench interface into transport layer to control and initiate transport layer pack traffic.
Command LayerDefines sequences of Transport layer actions that are performed to execute ATA commands.
Enclosure Layer Defines a means to support industry-standard SAF_TE (SCSI Accessed Fault-Tolerant Enclosures) and SES (SCSI Enclosure Services) enclosure services. It improves the functionality of SATA storage subsystems.

 

Architecture

PureSpec は、複雑なインターフェイス・プロトコルへのコンプライアンスと互換性を検証するための包括的な検証IPソリューションです。

  • 数千のランタイム・チェックを行う完全なアサーションライブラリ
  • コンフィギュレーション可能なバス機能モデルとプロトコル・モニタ
  • 制約付きランダムトラフィック生成
  • 定義済みのシーケンス・ライブラリ
  • 検証カバレッジを向上させるビルトイン・ライブラリ
  • 相互運用性テストのモニタ
  • 強力なエラー挿入機能
  • 累積的な機能カバレッジ・レポート
PureSpec Diagram

Data Generation

PureSpec-SATAには、定義済みの疑似ランダム・バス・トラフィックをすべてのレイヤで駆動するための高性能データ生成エンジンが用意されています。挿入されたエラーおよびエラー状態にはフラグが付けられ、SATA仕様に従って修復されます。高度に統合されたPureSpec-SATAのモデル動作およびデータ生成エンジンでは、コンテキストに応じた高度なデータ生成手法がテスト・プランの実行に適用されます。これにより、テスト・プランの定義から実装への直接変換が可能になるため、検証タスクが大幅に高速化され、検証全体の生産性が向上します。累積的なカバレッジ・データベース機能では、テスト・プラン全体でのDUTの十分な実行が保証されます。

Language/Methodologies/Tools

Languages:
  • Verilog
  • SystemVerilog
  • VHDL
  • C
  • C++
  • SystemC
  • 'e'
  • OpenVERA
Directly integrated into all advanced verification methodologies
  • OVM
  • VMM
  • eRM
Verification tool:
  • Verilog HDL - VCS, Incisive Enterprise Simulator, ModelSim
  • VHDL - ModelSim, Incisive Enterprise Simulator
  • Specman Elite
  • SystemC - OSCI, Incisive Enterprise Simulator
  • Synopsys® VERA
  • CoWare® N2C, ConvergenSC